Katarzyna Radecka,
Zeljko Zilic
Verification by Error Modeling
Using Testing Techniques in Hardware Verification
Gebonden Engels 2003 2003e druk 9781402076527Levertijd ongeveer 9 werkdagen
Gratis verzonden
Samenvatting
This book presents the basis for reusing the test vector generation and simulation for the purpose of implementation verification, to result in a significant timesaving. It brings the results in the direction of merging manufacturing test vector generation and verification.
Specificaties
ISBN13:9781402076527
Taal:Engels
Bindwijze:Gebonden
Aantal pagina's:216
Uitgever:Springer US
Druk:2003
Thema:
Lezersrecensies
Wees de eerste die een lezersrecensie schrijft!
Rubrieken
- advisering
- algemeen management
- coaching en trainen
- communicatie en media
- economie
- financieel management
- inkoop en logistiek
- internet en social media
- it-management / ict
- juridisch
- leiderschap
- marketing
- mens en maatschappij
- non-profit
- ondernemen
- organisatiekunde
- personal finance
- personeelsmanagement
- persoonlijke effectiviteit
- projectmanagement
- psychologie
- reclame en verkoop
- strategisch management
- verandermanagement
- werk en loopbaan